(独)産業技術総合研究所は12月8日、次世代の省電力超LSI(大規模集積回路)の実用化に道を開く0.5nm(ナノメートル、1nmは10億分の1m)の非常に薄いゲート絶縁膜の作製に成功したと発表した。シリコン基板上に高誘電率の絶縁性結晶膜を作る方法を考案し実現した。漏れ電流が桁違いに小さくなることを確認しており、今後性能、製法の安定性や信頼性などを高めて実用化につなげたいとしている。
　開発したゲート絶縁膜は、ハフニウム(Hf)酸化物の結晶膜でできている。まず、シリコン基板上に原子層成長法で非晶質のHf酸化物膜を堆積する。続いてシリコン基板からの熱伝導を利用して基板界面から非晶質膜の結晶化をスタートさせる。こうすることによって、シリコン基板との界面に低誘電率層が生成するのを抑えることができ、結晶成長の方向が揃った緻密な高誘電率結晶膜を得ることに成功した。
　この技術で合成した膜をMOS(金属酸化膜半導体)トランジスタのゲート絶縁膜として用いると、シリコン酸化膜換算膜厚で0.5nmまで薄膜化でき、漏れ電流量が6桁少なくなることを確認できたという。
　超LSIの分野では、トランジスタのゲート絶縁膜の漏れ電流を低減することが研究開発の焦点の一つになっている。現在は、シリコン酸化膜換算膜厚で1nmが作られ製品化されているが、半導体業界では2013年以降には0.65nm、2015年には0.53nmを視野に入れており、その実現に向けて世界中のメーカーや研究機関が開発を競っている。
　今回の新技術は、現行の半導体デバイスの製造現場と同様の材料ならびに同様の製造装置を用いて実現したものであり、研究チームは実用化への困難は少ないと見ている。
　また、今回の技術が実用化すれば、今後10年にわたるゲート絶縁膜の開発にメドがつくとしている。

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