（独）産業技術総合研究所は12月6日、2017年以降に市場に出回ると予想されている14nm（ナノメートル、1nmは10億分の1m）世代の立体型トランジスタ（フィンFET）の特性のバラツキの主なる要因を解明したと発表した。
　発表によると、トランジスタを「オン」にした時に流れる電流（オン電流）のバラツキの主要因は、相互コンダクタンス（電流増加率）のバラツキで、このバラツキを低減する加工法（ナノウエットエッチング技術）も提案している。
　14nm世代以降の集積回路では、寸法の小ささから素子間の特性のバラツキが顕在化し、許容量を超えてオン電流がバラつくトランジスタが回路動作の不具合を起こして製品の歩留まりを低下させることが心配され、その対策が今後の課題とされている。
　そこで同研究所は、自らが開発したトランジスタのチャネルが魚の鰭の様に起立したフィンFETと呼ぶ2重ゲート電界効果トランジスタを用いて今回の研究を行った。
　トランジスタのオン電流がバラツクのは、電流が流れ始める最小電圧の「しきい値電圧」と各電極自体の内部抵抗である「寄生抵抗」と「相互コンダクタンス」、この3要因それぞれのバラツキによることが分かっていて、今回は48素子のフィンFETで、これら要因の特性のバラツキへの寄与ぶりを詳細に解析。14nm世代のフィンFETではトランジスタの寸法と電流の流れ易さを示す移動度で決まる相互コンダクタンスが主要因であることを突き止めた。
　また、通常のドライエッチング技術で加工したFET（電界効果トランジスタ）と同研究所が開発したナノウエットエッチング技術で形成したFETについて相互コンダクタンスのバラツキを調べたところ、ナノウエットエッチング技術による方が相互コンダクタンスのバラツキが少ないことが分かった。ナノウエットエッチング技術による高精度加工がフィンチャネルに傷を与えず、チャネル側面が非常に平滑に仕上がり、移動度がばらつかないからである。
　同研究所産では今後、このタイプの集積回路を作製、14nm世代のSRAM（随時書き込み・読み出し可能な半導体記憶装置）などの回路レベルでの歩留まり向上の実証を目指す。
　この成果は、12月5～7日に米国のワシントンで開かれた国際電子デバイス会議（2011 IEDM）で発表された。

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