(独)産業技術総合研究所は5月29日、IC(集積回路)などの半導体素子作りの際、フォトレジスト(感光性高分子材料)で描画した回路パターンの側壁表面の荒れが分るシミュレーション手法を開発したと発表した。これにより、半導体素子の回路パターンを描く過程の現象が分子鎖レベルで可視化できるようになり、高性能フォトレジストの開発に役立つものと期待される。
　半導体素子作りでは、シリコン基板に回路パターンを焼き付ける前に基板上にフォトレジストを塗り、回路部分または回路でない部分に紫外線などの光を照射してフォトレジスト薄膜に回路の原図を描く。その後、光に反応あるいは未反応の部分を現像液で洗い流し、回路パターンを作成するが、半導体素子の高集積化が進むにつれ、現像の際に生じる回路パターンの幅の荒れや側壁の荒れが問題になってきている。
　現在、国際的に開発が進んでいる線幅20～35nm(ナノメートル、1nmは10億分の1m)パターンの場合、側壁表面の荒さは2nm程度に抑える必要があるとされている。そこで、同研究所は、この回路パターンの側壁表面に荒れが生じる過程を仮想実験するシミュレーション手法を開発、荒さの度合いが小さいフォトレジスト探しに役立てることを目指した。
　これまでの回路パターン描画シミュレーションでは、多くはメッシュ(網の目)モデルだったが、今回は高分子の繰り返し単位を一粒子とし、それらをバネで繋いだものをモデルとした。これによって回路パターン描きの過程における“鎖状分子”の動的変化を模擬できるようになった。シミュレーションでは、回路パターンとなるフォトレジスト粒子、現像液中に溶けるフォトレジスト粒子が色違いで示され、気相粒子を現像液粒子に置き換えると、現像液中に溶けるフォトレジスト粒子が鎖状のまま拡散する様子が分る。
　同研究所は、「国内外のフォトレジストメーカーなどと連携して最新技術への応用を目指したい」としている。

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